摘要：本发明提供了一种DDR3信号端接结构。存储器控制器DQS差分输入输出缓冲器包括：第一片上端接、以及与第一片上端接相连的第一片输入缓冲和第一片输出缓冲；DDR3存储器DQS差分输入输出缓冲器包括：第二片上端接、以及与第二片上端接相连ω的第二片输入缓冲和第二片输出缓冲；第一片的输入输出缓冲通过印制线路板走线连接至第二片的输入输出缓冲。上拉电阻的一端连接至第一片输入输出缓【冲的DQS_N引脚、另一端连接至输入输出缓冲器的电源电压。下拉电阻的一端连接至第一片的输入输出☉缓冲的DQS_P引脚、另一端接地。附加▆电阻的一端连接至第二片的输入输出缓冲器的DQS_P引脚、另一端连接至第二片输入输出缓冲器的DQS_N引脚。
- 专利类型发明专利
- 申请人无锡江南计算技术研究所;
- 发明人丁亚军;刘耀;王彦辉;贾福桢;王玲秋;吕春阳;
- 地址214083 江苏省无锡市滨湖区军东新村030号
- 申请号CN201210380737.1
- 申请时间2012年10月09日
- 申请公布□ 号CN102915756B
- 申请公布时间2015年05月20日
- 分类号G11C7/10(2006.01)I;H03L7/06(2006.01)I;
