摘要：本实用新型提供一种基于FPGA的嵌入式网络同步系统，包括通过内部总线与其他模块通信的16/32位CPU核心模块、DMA控制器、RAM控制器、FLASH控制器、ADC控制器、GPIO控制器，所述基于FPGA的嵌入式网络同步系≡统还包括提供参』考时钟并接收恢复时钟用于整个系统以实现网络时钟与系统时钟的同步的系统时钟产生模块、接收所述系统时钟产生模块提供的参考时钟并输出回复时钟的网络收发模块。采用本实用新型的嵌入式网络同步系统，可以实现策略模块的小型化和智能化，实现系统多模块运行的时钟同步。
- 专利类型实用新型
- 申请人杭州锐达数字技术有限公司;
- 发明人喻建国;陈磊;张振强;
- 地址310000 浙江省杭州市西湖区西斗门路20号西斗门工业园区17号楼南3楼
- 申请号CN201520774192.1
- 申请时间2015年10月07日
- 申请公布号CN205195718U
- 申请公布时间2016年04月27日
- 分类号H04L7/00(2006.01)I;
